Dois módulos TFT LCD podem ter a mesma resolução ativa e usar a mesma família de interface, mas ainda assim exigir configurações diferentes na placa controladora. Um painel pode operar corretamente enquanto o outro permanece preto, desloca a imagem, corta uma borda, repete parte do quadro ou inicia apenas algumas vezes.
A informação ausente geralmente é o timing completo de exibição. Uma resolução como 800 × 480 descreve a área visível de pixels. Ela não descreve os intervalos de blanking horizontal e vertical, as larguras dos pulsos de sincronização, a polaridade do sinal, a borda de amostragem ou o necessário pixel clock do LCD. Esses parâmetros informam ao painel quando cada linha ativa e cada quadro começam e terminam.
Este guia explica como o pixel clock, os porches, os sinais de sincronização e o Data Enable afetam a compatibilidade de TFT LCD. Ele também fornece um processo prático para comparar um painel com uma placa controladora sem tratar a resolução ou o tipo de conector como prova de compatibilidade.
Um controlador de exibição envia dados de imagem em uma sequência repetida. Ele transmite uma linha por vez e combina as linhas em um quadro completo. A imagem ativa ocupa apenas parte dessa sequência. O controlador também produz intervalos que separam uma linha da próxima e um quadro do próximo.
Para um painel RGB paralelo, o host pode expor essa estrutura por meio de Pixel Clock, sincronização horizontal, sincronização vertical e sinais Data Enable. Outras interfaces empacotam ou serializam a informação de forma diferente, mas o painel ainda precisa de uma cadência de imagem válida e de um modo nativo suportado.
A área ativa contém os pixels que aparecem na tela. Um painel de 800 × 480 tem 800 posições ativas de pixels em cada linha e 480 linhas ativas em cada quadro. Esses valores são frequentemente chamados de Hactive e Vactive.
A resolução ativa é fácil de comparar, e é por isso que as listagens de produtos a enfatizam. No entanto, ela é apenas uma parte do modo.
Cada linha também contém um front porch horizontal, um intervalo HSYNC e um back porch horizontal. Cada quadro contém intervalos verticais correspondentes. Esses períodos não ativos formam as regiões de blanking horizontal e vertical.
O controlador deve, portanto, gerar mais períodos de pixel do que o número de pixels visíveis. O comprimento total da linha é o total horizontal. A altura total do quadro é o total vertical.
O driver do painel deve saber quais valores transmitidos pertencem à imagem visível. Ele também precisa de um limite consistente entre linhas e quadros. Dependendo do modo do painel, ele usa HSYNC, VSYNC, Data Enable ou uma combinação desses sinais.
Limites incorretos podem fazer o driver iniciar uma linha cedo demais, aceitar dados inativos como pixels ou perder o alinhamento do quadro. Uma tela pode, portanto, receber dados de cor válidos, mas posicioná-los na parte errada da imagem.
| Parâmetro | Significado | Por que isso importa |
|---|---|---|
| Hactive | Pixels visíveis em cada linha | Define a largura ativa da imagem |
| HFP | Front porch horizontal | Separa os dados ativos do intervalo de sincronização horizontal |
| HSYNC | Largura do pulso de sincronização horizontal | Marca ou suporta o limite da linha |
| HBP | Back porch horizontal | Separa o intervalo de sincronização da próxima linha ativa |
| Vactive | Linhas visíveis em cada quadro | Define a altura ativa da imagem |
| VFP | Pórtico frontal vertical | Separa o quadro ativo do sincronismo vertical |
| VSYNC | Largura do pulso de sincronismo vertical | Marca ou suporta o limite do quadro |
| VBP | Pórtico traseiro vertical | Separa o sincronismo vertical do próximo quadro ativo |
| DE | Data Enable | Identifica períodos que contêm píxeis ativos |
| PCLK | Pixel Clock | Controla a taxa à qual os períodos de píxel avançam |
As fichas técnicas dos painéis nem sempre utilizam os mesmos rótulos. Podem descrever os pórticos como margens ou listar apenas o blanking total. Siga as definições na ficha técnica exata do painel.
O pixel clock do LCD define a taxa dos períodos de píxel num fluxo de temporização de vídeo. Para uma interface RGB paralela típica, o controlador apresenta os dados de píxel e o painel amostra esses dados no flanco de clock especificado. Um período de clock normalmente avança a transferência em uma posição de píxel, incluindo posições dentro dos intervalos de blanking.
O clock necessário depende do total horizontal, do total vertical e da taxa de atualização. Não depende apenas da resolução ativa.
A taxa de atualização indica quantos quadros completos ocorrem por segundo. O pixel clock indica quantos períodos de píxel ocorrem por segundo. Uma taxa de quadro de 60 Hz não implica um pixel clock de 60 MHz. O valor do clock também depende de quantos períodos totais compõem cada quadro.
As relações básicas são:
Total Horizontal = Hactive + HFP + HSYNC + HBPEsta fórmula é uma verificação útil, mas a ficha técnica do painel continua a ser a autoridade. O CI controlador pode aceitar apenas um intervalo de clock declarado ou um conjunto limitado de combinações de temporização.
Considere uma temporização ilustrativa de 800 × 480. Os valores seguintes são exemplos apenas para cálculo. Não constituem uma especificação para um produto RJY nem um modo universal de 800 × 480.
| Item | Valor ilustrativo |
|---|---|
| Hactive | 800 períodos de píxel |
| Blanking horizontal combinado | 256 períodos de píxel |
| Total horizontal | 1.056 períodos de píxel |
| Vactive | 480 linhas |
| Blanking vertical combinado | 45 linhas |
| Total vertical | 525 linhas |
| Taxa de atualização | 60 quadros por segundo |
Pixel Clock = 1.056 × 525 × 60Se um engenheiro calcular apenas os píxeis ativos, o resultado é:
800 × 480 × 60 = 23,04 MHzEsse resultado omite todos os períodos de blanking. Neste exemplo, subestimaria o clock necessário em mais de 10 MHz. Esta diferença explica por que a resolução e a taxa de quadro, por si só, não podem definir a temporização de um painel.
Muitas fichas técnicas fornecem valores típicos, mínimos e máximos. Valores dentro de cada intervalo individual nem sempre criam um modo combinado válido. O clock total também deve permanecer dentro do seu intervalo suportado.
Comece pelo modo típico recomendado. Altere um pórtico, clock ou taxa de atualização apenas quando a documentação do painel e o design do host permitirem a alteração, e depois verifique o resultado no sistema completo.
Um pórtico é um intervalo inativo ao lado da região de vídeo ativa. Os termos vieram da temporização de displays de varrimento, mas ainda descrevem a estrutura de blanking utilizada pelas interfaces digitais modernas de painéis.
Uma linha contém habitualmente dados de píxel ativos, um pórtico frontal horizontal, um pulso HSYNC e um pórtico traseiro horizontal. A ordem exata mostrada numa ficha técnica pode depender do ponto de referência utilizado no diagrama. O que importa é que o host reproduza os tamanhos e a polaridade dos intervalos exigidos.
O pórtico frontal separa o fim dos dados ativos do evento de sincronismo. O pórtico traseiro separa esse evento do início da próxima linha ativa. A largura do HSYNC define a duração do pulso de sincronização quando o modo selecionado o utiliza.
A temporização vertical segue o mesmo conceito, mas as suas unidades são linhas em vez de pixel clocks. A sequência inclui linhas ativas, um pórtico frontal vertical, um intervalo VSYNC e um pórtico traseiro vertical.
Dois modos podem ter o mesmo total horizontal mas atribuir valores diferentes a HFP, HSYNC e HBP. Não se comportam necessariamente da mesma forma. O painel pode utilizar um flanco ou intervalo específico para reiniciar um contador de linha interno ou preparar a próxima região ativa.
Não redistribua os valores dos pórticos apenas para preservar o total. Confirme os valores permitidos na tabela de temporização do painel. Se a ficha técnica listar apenas o blanking total, solicite a temporização detalhada ou uma referência de inicialização validada ao fornecedor do painel.
O HSYNC identifica os limites de temporização horizontal. O VSYNC identifica os limites de temporização vertical. O Data Enable indica quando o barramento de dados contém píxeis de imagem ativos. Diferentes painéis utilizam estes sinais em modos diferentes.
Num modo baseado em sincronização, o painel utiliza HSYNC e VSYNC para identificar a temporização de linha e de quadro. O controlador deve gerar as larguras de pulso, os porches e os períodos ativos que o painel espera.
No modo SYNC-DE, o painel recebe sinais de sincronização e Data Enable. O DE qualifica a região ativa da imagem, enquanto HSYNC e VSYNC preservam a estrutura de linha e de quadro.
Alguns painéis suportam um modo no qual o Data Enable define a região ativa e o painel não utiliza entradas externas de HSYNC e VSYNC. Isso não elimina a necessidade de totais e blanking corretos. A largura do DE, o intervalo entre linhas ativas e o intervalo entre quadros ativos ainda formam um padrão de temporização.
Um controlador host pode emitir vários sinais simultaneamente, mas isso não prova que todo painel conectado possa usar a mesma configuração. Selecione o modo documentado para o painel e conecte apenas os sinais exigidos por esse projeto.
Frequência e largura de pulso não são suficientes. Um painel também espera que cada sinal de controle esteja ativo em um nível lógico definido. HSYNC, VSYNC e DE podem ser ativos em nível alto ou ativos em nível baixo. O painel pode amostrar os dados de pixel na borda de subida ou de descida do Pixel Clock.
Se o host utilizar a polaridade de sincronização incorreta, o painel pode interpretar o tempo inativo como o pulso de sincronização ou falhar em reconhecer o evento pretendido. A polaridade incorreta do DE pode marcar o blanking como dados ativos e os dados ativos como blanking. O resultado pode ser uma tela preta, um quadro instável, uma imagem deslocada ou uma imagem que aparece apenas sob algumas condições.
O barramento de dados deve permanecer estável por um período especificado antes e depois da borda de amostragem. Esses intervalos são os tempos de setup e hold. Rotas longas na PCB, level shifting inadequado, perdas no conector, clock skew e configurações incorretas de borda de saída podem reduzir a margem disponível.
Para projetos de maior velocidade, uma frequência média de clock correta não prova qualidade de sinal adequada. Os engenheiros também devem revisar a integridade da forma de onda e a temporização na entrada do painel.
A resolução define a matriz ativa de pixels. Ela não padroniza a eletrônica ao redor dessa matriz.
Dois módulos podem usar projetos diferentes de controlador de temporização ou driver de fonte. Cada driver pode ter sua própria faixa de blanking aceita, polaridade, borda de amostragem e sequência de inicialização. Um painel de reposição pode, portanto, exigir uma nova configuração da placa controladora mesmo quando os pixels ativos coincidem.
A integração do driver de gate, o arranjo do driver de fonte e a geração interna de temporização podem alterar o modo de entrada necessário. Um controlador de temporização integrado pode aceitar uma faixa diferente da de um módulo que depende mais diretamente de temporização externa.
Um host pode gerar um modo comum de 60 Hz, mas o datasheet do painel pode especificar outra taxa típica ou uma faixa permitida limitada. Alterar o blanking mantendo 60 Hz também altera o Pixel Clock necessário.
Um painel RGB pode usar o modo SYNC-DE, enquanto outro usa o modo somente DE. O FPC pode transportar linhas de dados semelhantes, mas o controlador e a definição de pinos ainda exigem tratamento diferente.
Mesmo uma temporização de display idêntica não prova compatibilidade total. Verifique o conector e a definição de pinos, os trilhos de alimentação, a sequência de reset, o circuito de backlight, a interface de toque, a orientação da imagem, o suporte de driver e o encaixe mecânico. A temporização é uma camada do sistema, não um substituto para o restante da revisão.
O RGB paralelo torna a temporização fácil de observar. Condutores separados normalmente transportam dados de vermelho, verde e azul juntamente com Pixel Clock, DE e sinais de sincronização. O controlador de display produz a temporização de raster diretamente.
Essa visibilidade não torna a interface universal. Largura de dados, ordenação de cores, tensão, polaridade, borda de amostragem e temporização ainda devem coincidir.
Um transmissor LVDS serializa informações de pixel e de controle em pares diferenciais. O receptor do painel reconstrói os dados. O sistema ainda precisa de um modo nativo válido, mapeamento LVDS correto, contagem de canais adequada, profundidade de bits suportada e relação de clock correta.
O Pixel Clock está relacionado à taxa de pixels transportada, mas não é o mesmo valor que a taxa de bits serial em um par LVDS. A razão de serialização e a arquitetura do link afetam a taxa de dados física.
O modo de vídeo MIPI DSI transporta um fluxo de vídeo em pacotes por uma ou mais lanes de dados de alta velocidade. Os requisitos de vídeo ativo e blanking afetam os dados que devem atravessar o link. A contagem de lanes, o formato de pixel, o modo de operação, o overhead e as configurações de D-PHY determinam se o host tem capacidade suficiente.
Os valores familiares de temporização RGB ainda podem aparecer na configuração do host, mas o clock de lane DSI não é simplesmente igual ao Pixel Clock. Use a documentação do SoC, da bridge e do painel para calcular e validar o link.
Painéis em modo de comando podem receber atualizações por meio de comandos de display e podem usar memória de quadro interna. Seu comportamento de transferência difere de um fluxo RGB paralelo contínuo. Não aplique um cálculo de modo de vídeo sem confirmar como o painel selecionado e o host implementam o modo de comando.
O eDP transporta dados de display padronizados em pacotes, enquanto o HDMI frequentemente aparece como uma entrada para uma placa controladora, e não como a interface nativa de um módulo LCD nu. Uma placa ainda deve emitir um modo suportado pelo painel no lado do display interno.
Uma fonte HDMI exibindo a resolução correta não prova que uma placa HDMI-para-MIPI ou HDMI-para-LVDS pode acionar um determinado painel. A conversão ativa depende da bridge, da interface de saída, da temporização do painel, do firmware e da conexão física.
Intervalos de blanking maiores aumentam o total horizontal ou vertical. Na mesma taxa de atualização, isso eleva o Pixel Clock. Mais períodos de pixel por segundo também aumentam a taxa na qual o pipeline de display deve mover dados.
O impacto se estende além do conector do painel:
Uma estimativa simples de largura de banda de framebuffer geralmente começa com pixels ativos, bytes por pixel e quadros por segundo. A demanda real do sistema pode ser maior devido a camadas gráficas, rajadas de memória, alinhamento, escalonamento e outros acessos. Cálculos de largura de banda de link também incluem overhead de codificação ou de pacotes específico da interface.
Não trate uma única fórmula de Pixel Clock como um modelo completo de largura de banda do sistema. Use-a para estabelecer a taxa de raster e, em seguida, verifique cada limite de controlador, bridge, memória e link físico.
| Sintoma | Verificações relacionadas à temporização | Outras verificações |
|---|---|---|
| Tela preta | Pixel Clock, DE, modo de sincronização, polaridade | Alimentação, reset, inicialização, caminho de dados, retroiluminação |
| Ecrã branco com retroiluminação | Vídeo ativo válido e temporização | Inicialização do painel, pinout, interface e suporte do controlador |
| Deslocamento horizontal da imagem | HFP, HBP, HSYNC e largura ativa | Mapeamento de dados e definições de recorte |
| Deslocamento vertical da imagem | VFP, VBP, VSYNC e altura ativa | Rotação, escalonamento e configuração do framebuffer |
| Borda recortada | Área ativa e temporização total | Escalonamento, OSD ou configuração do modo de origem |
| Região repetida ou envolvente | Valores de limite de linha ou de frame | Stride do framebuffer e configuração da bridge |
| Cintilação | Estabilidade do clock, taxa de atualização, sincronização e DE | Ruído de alimentação, PWM da retroiluminação, cabo e integridade do sinal |
| Arranque intermitente | Ativação da temporização e arranque do clock | Sequência de alimentação, reset, firmware e temperatura |
Estes sintomas são pistas, não provas. Por exemplo, a cintilação pode vir de um Pixel Clock instável, mas também pode vir do driver de LED ou de um conector deficiente. Diagnostique o display como um sistema.
Registe o modelo e revisão do LCD, o CI de driver quando disponível, o modelo da placa controladora, o CI de bridge, o conector e a revisão da PCB. A compatibilidade não pode ser confirmada apenas pelo tamanho do ecrã e pela resolução.
Crie uma tabela para resolução ativa, resolução total, porches, larguras de sincronização, taxa de atualização, Pixel Clock, polaridade e flanco de amostragem. Compare-a com os modos que o controlador ou o firmware conseguem gerar.
Para LVDS, inclua mapeamento, número de canais e profundidade de bits. Para MIPI DSI, inclua número de lanes, formato de píxeis, modo de vídeo ou de comando, limites de lane-rate e comandos de inicialização. Para RGB, inclua largura de dados e tensão.
A processor may calculate its display clock from a parent clock and integer or fractional divider. The exact requested value may not be available. Confirm the actual generated clock and ensure that the resulting frame rate remains inside the panel limits.
The board support package, device tree, bootloader or controller firmware must describe the correct mode. A hardware-capable board can still fail if the software loads a default timing for another panel.
Correct video timing cannot repair a wrong supply, reset pulse, initialization sequence or LED-driver mismatch. Keep these checks in the same validation plan, but do not confuse them with raster timing.
Test cold power-up, warm restart, signal reconnect, sleep, wake and controlled power-down. Observe whether the clock and active video start only after the panel is ready and whether the backlight exposes an invalid frame.
On accessible parallel signals, an oscilloscope can measure Pixel Clock frequency, HSYNC rate, VSYNC rate, DE width, polarity and startup order. From the measured HSYNC and VSYNC rates, engineers can check whether the actual line and frame cadence agrees with the intended mode.
Use probes and bandwidth appropriate for the signal. Poor probing can distort an edge or add enough loading to change behavior. Differential high-speed links require suitable differential measurement equipment and methods.
A logic analyzer can help with lower-speed control signals, GPIO sequencing, SPI initialization or I²C configuration. It is not automatically suitable for capturing every MIPI, LVDS or eDP physical-layer signal. Use protocol-specific equipment when the link speed and signaling method require it.
A measurement shows what the board generates, not what the panel accepts. Compare it with the approved specification.
A typical embedded display configuration can include:
Linux display drivers and device trees often store mode parameters as separate clock, active-area, margin, sync-length and polarity values. An Android-based board can use the same kernel-level configuration concepts even though the user interface runs on Android.
Firmware adaptation is therefore a real part of panel matching. It should be planned with the hardware review rather than treated as a final software setting after the board is complete.
RJY Display can review display timing as part of a project-specific LCD and controller-board configuration. Depending on the selected panel and host platform, the scope can include:
This is a compatibility process, not a universal board claim. The result depends on the exact LCD, controller hardware, firmware, operating system and application environment. An active HDMI-to-MIPI or HDMI-to-LVDS path must be designed for the selected panel; it is not a passive cable conversion.
Send the following information where available:
If the current system already works with another panel, include that panel’s datasheet and approved configuration. A side-by-side comparison often shows whether the difference lies in timing, pinout, interface mode, power or software.
LCD pixel clock connects resolution, blanking and refresh rate, but it is not the only compatibility parameter. Engineers must also preserve the required porches, sync widths, Data Enable behavior, polarity and sampling edge. The chosen interface and firmware then need to carry or generate that mode correctly.
This is why two same-resolution panels can produce different results on the same board. Treat the panel timing table as part of the hardware specification, not as an optional software detail.
For related engineering guidance, review LCD display interfaces, compare MIPI and LVDS for industrial LCDs, ou leia o LVDS data-mapping guide. If you are matching a panel to a host platform, see how to match a TFT LCD with an Android board. For a project review, submit your LCD timing and controller-board information.
Pixel Clock is the rate at which pixel periods advance in a display timing stream. It includes active pixels and the pixel periods used by horizontal and vertical blanking.
Add the active width, horizontal porches and HSYNC width to obtain the horizontal total. Add the active height, vertical porches and VSYNC width to obtain the vertical total. Multiply both totals by the refresh rate. Then compare the result with the panel’s specified clock range.
No. Refresh rate is the number of complete frames per second. Pixel Clock is the number of pixel periods per second. The totals for each line and frame connect the two values.
They can use different driver ICs, blanking intervals, synchronization modes, clock ranges, signal polarities and initialization requirements. Resolution describes only the active pixel matrix.
Do not assume so. A panel can require specific front porch, sync width and back porch ranges even when the total is unchanged. Use the exact datasheet limits and validate the complete system.
The panel may fail to recognize line or frame boundaries. Possible results include a black screen, image shift, unstable display or intermittent operation. These symptoms can also have other causes.
Yes. These interfaces transport display data differently from parallel RGB, but the host, bridge and panel still need a supported native mode. Link mapping, lane configuration, throughput and firmware must also match.
No. A review also needs the LCD model, interface, pin definition, timing, driver IC when available, power, backlight, touch, firmware, operating system and application requirements.
Compartilhe o tamanho do display, resolução, interface, brilho, requisito de toque, requisito de placa controladora e ambiente de aplicação.
Continue lendo guias de tecnologia de display e referências de aplicação relacionadas.
Converse com a equipe de engenharia da RJY para correspondência de display, revisão de placa controladora e discussão de personalização.