Dos módulos TFT LCD pueden tener la misma resolución activa y usar la misma familia de interfaz, y aun así requerir diferentes configuraciones de placa controladora. Un panel puede funcionar correctamente mientras que el otro permanece en negro, desplaza la imagen, recorta un borde, repite parte del cuadro o arranca solo algunas veces.
La información faltante suele ser el timing de visualización completo. Una resolución como 800 × 480 describe el área de píxeles visible. No describe los intervalos de blanking horizontal y vertical, los anchos de pulso de sincronización, la polaridad de señal, el flanco de muestreo ni el reloj de píxel LCD. requerido. Esos parámetros indican al panel cuándo comienza y termina cada línea activa y cada cuadro.
Esta guía explica cómo el reloj de píxel, los porches, las señales de sincronización y la habilitación de datos afectan la compatibilidad de TFT LCD. También proporciona un proceso práctico para comparar un panel con una placa controladora sin tratar la resolución o el tipo de conector como prueba de compatibilidad.
Un controlador de pantalla envía datos de imagen en una secuencia repetida. Transmite una línea a la vez y combina las líneas en un cuadro completo. La imagen activa ocupa solo parte de esa secuencia. El controlador también produce intervalos que separan una línea de la siguiente y un cuadro del siguiente.
Para un panel RGB paralelo, el host puede exponer esta estructura mediante las señales de reloj de píxel, sincronización horizontal, sincronización vertical y habilitación de datos. Otras interfaces empaquetan o serializan la información de manera diferente, pero el panel aún necesita una cadencia de imagen válida y un modo nativo compatible.
El área activa contiene los píxeles que aparecen en la pantalla. Un panel de 800 × 480 tiene 800 posiciones de píxel activas en cada línea y 480 líneas activas en cada cuadro. Estos valores suelen denominarse Hactive y Vactive.
La resolución activa es fácil de comparar, por lo que los listados de productos la destacan. Sin embargo, es solo una parte del modo.
Cada línea también contiene un porche frontal horizontal, un intervalo HSYNC y un porche trasero horizontal. Cada cuadro contiene intervalos verticales correspondientes. Estos períodos no activos forman las regiones de blanking horizontal y vertical.
Por lo tanto, el controlador debe generar más períodos de píxel que el número de píxeles visibles. La longitud completa de la línea es el total horizontal. La altura completa del cuadro es el total vertical.
El driver del panel debe saber qué valores transmitidos pertenecen a la imagen visible. También necesita un límite consistente entre líneas y cuadros. Según el modo del panel, utiliza HSYNC, VSYNC, habilitación de datos o una combinación de estas señales.
Los límites incorrectos pueden hacer que el driver inicie una línea demasiado pronto, acepte datos inactivos como píxeles o pierda la alineación de cuadro. Por lo tanto, una pantalla puede recibir datos de color válidos pero colocarlos en la parte incorrecta de la imagen.
| Parámetro | Significado | Por qué es importante |
|---|---|---|
| Hactive | Píxeles visibles en cada línea | Establece el ancho de la imagen activa |
| HFP | Porche frontal horizontal | Separa los datos activos del intervalo de sincronización horizontal |
| HSYNC | Ancho del pulso de sincronización horizontal | Marca o soporta el límite de línea |
| HBP | Porche trasero horizontal | Separa el intervalo de sincronización de la siguiente línea activa |
| Vactive | Líneas visibles en cada cuadro | Establece la altura de la imagen activa |
| VFP | Porche frontal vertical | Separa el cuadro activo de la sincronización vertical |
| VSYNC | Ancho de pulso de sincronización vertical | Marca o soporta el límite del cuadro |
| VBP | Porche posterior vertical | Separa la sincronización vertical del siguiente cuadro activo |
| DE | Habilitación de datos | Identifica los períodos que contienen píxeles activos |
| PCLK | Reloj de píxeles | Controla la velocidad a la que avanzan los períodos de píxeles |
Las hojas de datos de los paneles no siempre utilizan las mismas etiquetas. Pueden describir los porches como márgenes o enumerar únicamente el blanking total. Siga las definiciones de la hoja de datos exacta del panel.
El reloj de píxeles del LCD establece la velocidad de los períodos de píxeles en un flujo de temporización de video. Para una interfaz RGB paralela típica, el controlador presenta los datos de píxeles y el panel muestrea esos datos en el flanco de reloj especificado. Un período de reloj normalmente avanza la transferencia en una posición de píxel, incluidas las posiciones dentro de los intervalos de blanking.
El reloj requerido depende del total horizontal, el total vertical y la frecuencia de refresco. No depende únicamente de la resolución activa.
La frecuencia de refresco indica cuántos cuadros completos ocurren cada segundo. El reloj de píxeles indica cuántos períodos de píxeles ocurren cada segundo. Una frecuencia de cuadro de 60 Hz no implica un reloj de píxeles de 60 MHz. El valor del reloj también depende de cuántos períodos totales componen cada cuadro.
Las relaciones básicas son:
Total horizontal = Hactive + HFP + HSYNC + HBPEsta fórmula es una verificación útil, pero la hoja de datos del panel sigue siendo la autoridad. El IC controlador puede aceptar únicamente un rango de reloj declarado o un conjunto limitado de combinaciones de temporización.
Considere una temporización ilustrativa de 800 × 480. Los siguientes valores son ejemplos solo para cálculo. No son una especificación para un producto RJY ni un modo universal de 800 × 480.
| Ítem | Valor ilustrativo |
|---|---|
| Hactive | 800 períodos de píxeles |
| Blanking horizontal combinado | 256 períodos de píxeles |
| Total horizontal | 1.056 períodos de píxeles |
| Vactive | 480 líneas |
| Blanking vertical combinado | 45 líneas |
| Total vertical | 525 líneas |
| Frecuencia de actualización | 60 cuadros por segundo |
Reloj de píxeles = 1.056 × 525 × 60Si un ingeniero calcula únicamente los píxeles activos, el resultado es:
800 × 480 × 60 = 23,04 MHzEse resultado omite todos los períodos de blanking. En este ejemplo, subestimaría el reloj requerido en más de 10 MHz. Esta diferencia explica por qué la resolución y la frecuencia de cuadro por sí solas no pueden definir la temporización de un panel.
Muchas hojas de datos proporcionan valores típicos, mínimos y máximos. Los valores dentro de cada rango individual no siempre crean un modo combinado válido. El reloj total también debe mantenerse dentro de su rango soportado.
Comience desde el modo típico recomendado. Cambie un porche, el reloj o la frecuencia de refresco solo cuando la documentación del panel y el diseño del host permitan el cambio, luego verifique el resultado en el sistema completo.
Un porche es un intervalo inactivo junto a la región de video activa. Los términos provienen de la temporización de pantallas de barrido, pero todavía describen la estructura de blanking utilizada por las interfaces digitales modernas de paneles.
Una línea comúnmente contiene datos de píxeles activos, un porche frontal horizontal, un pulso HSYNC y un porche posterior horizontal. El orden exacto mostrado en una hoja de datos puede depender del punto de referencia utilizado en el diagrama. Lo que importa es que el host reproduzca los tamaños de intervalo y la polaridad requeridos.
El porche frontal separa el final de los datos activos del evento de sincronización. El porche posterior separa ese evento del inicio de la siguiente línea activa. El ancho de HSYNC define la duración del pulso de sincronización cuando el modo seleccionado lo utiliza.
La temporización vertical sigue el mismo concepto, pero sus unidades son líneas en lugar de relojes de píxeles. La secuencia incluye líneas activas, un porche frontal vertical, un intervalo VSYNC y un porche posterior vertical.
Dos modos pueden tener el mismo total horizontal pero asignar valores diferentes a HFP, HSYNC y HBP. No necesariamente se comportan igual. El panel puede utilizar un flanco o intervalo específico para reiniciar un contador de línea interno o preparar la siguiente región activa.
No redistribuya los valores de porche simplemente para preservar el total. Confirme los valores permitidos en la tabla de temporización del panel. Si la hoja de datos enumera únicamente el blanking total, solicite la temporización detallada o una referencia de inicialización validada al proveedor del panel.
HSYNC identifica los límites de temporización horizontal. VSYNC identifica los límites de temporización vertical. La habilitación de datos indica cuándo el bus de datos contiene píxeles de imagen activos. Diferentes paneles utilizan estas señales en modos diferentes.
En un modo basado en sincronización, el panel utiliza HSYNC y VSYNC para identificar la temporización de línea y de cuadro. El controlador debe generar los anchos de pulso, los porches y los períodos activos que el panel espera.
En el modo SYNC-DE, el panel recibe señales de sincronización y Data Enable. DE califica la región activa de la imagen mientras que HSYNC y VSYNC preservan la estructura de línea y de cuadro.
Algunos paneles admiten un modo en el que Data Enable define la región activa y el panel no utiliza entradas externas de HSYNC y VSYNC. Esto no elimina la necesidad de totales y blanking correctos. El ancho de DE, el espacio entre líneas activas y el espacio entre cuadros activos siguen formando un patrón de temporización.
Un controlador host puede emitir varias señales a la vez, pero eso no demuestra que todos los paneles conectados puedan utilizar la misma configuración. Seleccione el modo documentado para el panel y conecte únicamente las señales requeridas por ese diseño.
La frecuencia y el ancho de pulso no son suficientes. Un panel también espera que cada señal de control esté activa en un nivel lógico definido. HSYNC, VSYNC y DE pueden ser activas por nivel alto o por nivel bajo. El panel puede muestrear los datos de píxel en el flanco ascendente o descendente de Pixel Clock.
Si el host utiliza la polaridad de sincronización incorrecta, el panel puede interpretar el tiempo inactivo como el pulso de sincronización o no reconocer el evento previsto. Una polaridad de DE incorrecta puede marcar el blanking como datos activos y los datos activos como blanking. El resultado puede ser una pantalla negra, un cuadro inestable, una imagen desplazada o una imagen que aparece solo bajo ciertas condiciones.
El bus de datos debe permanecer estable durante un período especificado antes y después del flanco de muestreo. Estos intervalos son los tiempos de setup y hold. Rutas de PCB largas, adaptación de nivel inadecuada, pérdidas en el conector, skew de reloj y configuraciones incorrectas del flanco de salida pueden reducir el margen disponible.
Para diseños de mayor velocidad, una frecuencia de reloj promedio correcta no demuestra una calidad de señal adecuada. Los ingenieros también deben revisar la integridad de la forma de onda y la temporización en la entrada del panel.
La resolución define la matriz de píxeles activos. No estandariza la electrónica que rodea a esa matriz.
Dos módulos pueden utilizar diseños diferentes de controlador de temporización o de driver de fuente. Cada driver puede tener su propio rango de blanking aceptado, polaridad, flanco de muestreo y secuencia de inicialización. Por lo tanto, un panel de reemplazo puede necesitar una nueva configuración de la placa controladora incluso cuando los píxeles activos coincidan.
La integración del driver de gate, la disposición del driver de fuente y la generación interna de temporización pueden cambiar el modo de entrada requerido. Un controlador de temporización integrado puede aceptar un rango diferente al de un módulo que depende más directamente de la temporización externa.
Un host puede generar un modo común de 60 Hz, pero la hoja de datos del panel puede especificar otra tasa típica o un rango permitido limitado. Cambiar el blanking manteniendo 60 Hz también cambia el Pixel Clock requerido.
Un panel RGB puede utilizar el modo SYNC-DE mientras que otro utiliza el modo solo DE. El FPC puede transportar líneas de datos similares, pero el controlador y la definición de pines aún necesitan un tratamiento diferente.
Incluso una temporización de pantalla idéntica no demuestra compatibilidad total. Verifique el conector y la definición de pines, los rieles de alimentación, la secuencia de reset, el circuito de retroiluminación, la interfaz táctil, la orientación de la imagen, el soporte del driver y el ajuste mecánico. La temporización es una capa del sistema, no un sustituto del resto de la revisión.
El RGB paralelo hace que la temporización sea fácil de observar. Conductores separados normalmente transportan datos de rojo, verde y azul junto con Pixel Clock, DE y señales de sincronización. El controlador de pantalla produce directamente la temporización de raster.
Esta visibilidad no hace que la interfaz sea universal. El ancho de datos, el orden de color, el voltaje, la polaridad, el flanco de muestreo y la temporización aún deben coincidir.
Un transmisor LVDS serializa la información de píxeles y control en pares diferenciales. El receptor del panel reconstruye los datos. El sistema aún necesita un modo nativo válido, un mapeo LVDS correcto, un número de canales adecuado, una profundidad de bits soportada y una relación de reloj correcta.
Pixel Clock está relacionado con la tasa de píxeles transportada, pero no es el mismo valor que la tasa de bits serie en un par LVDS. La relación de serialización y la arquitectura del enlace afectan la tasa de datos física.
El modo de video MIPI DSI transporta un flujo de video en paquetes sobre uno o más carriles de datos de alta velocidad. Los requisitos de video activo y blanking afectan los datos que deben cruzar el enlace. El número de carriles, el formato de píxel, el modo de operación, el overhead y la configuración de D-PHY determinan si el host tiene suficiente capacidad.
Los familiares valores de temporización RGB aún pueden aparecer en la configuración del host, pero el reloj de carril DSI no es simplemente igual a Pixel Clock. Utilice la documentación del SoC, del bridge y del panel para calcular y validar el enlace.
Los paneles en modo de comando pueden recibir actualizaciones mediante comandos de pantalla y pueden utilizar memoria de cuadro interna. Su comportamiento de transferencia difiere del de un flujo RGB paralelo continuo. No aplique un cálculo de modo de video sin confirmar cómo el panel seleccionado y el host implementan el modo de comando.
eDP transporta datos de pantalla empaquetados estandarizados, mientras que HDMI a menudo aparece como una entrada a una placa controladora en lugar de como la interfaz nativa de un módulo LCD desnudo. Una placa aún debe emitir un modo soportado por el panel en el lado de pantalla interna.
Una fuente HDMI que muestra la resolución correcta no demuestra que una placa HDMI a MIPI o HDMI a LVDS pueda controlar un panel determinado. La conversión activa depende del bridge, la interfaz de salida, la temporización del panel, el firmware y la conexión física.
Intervalos de blanking más grandes aumentan el total horizontal o vertical. A la misma frecuencia de refresco, esto eleva Pixel Clock. Más períodos de píxel por segundo también aumentan la tasa a la que el pipeline de pantalla debe mover datos.
El impacto se extiende más allá del conector del panel:
Una estimación simple del ancho de banda del framebuffer a menudo comienza con los píxeles activos, los bytes por píxel y los cuadros por segundo. La demanda real del sistema puede ser mayor debido a capas gráficas, ráfagas de memoria, alineación, escalado y otros accesos. Los cálculos de ancho de banda del enlace también incluyen codificación u overhead de paquetes específico de la interfaz.
No trate una sola fórmula de Pixel Clock como un modelo completo de ancho de banda del sistema. Úsela para establecer la tasa de raster, luego verifique cada límite del controlador, bridge, memoria y enlace físico.
| Síntoma | Verificaciones relacionadas con la temporización | Otras verificaciones |
|---|---|---|
| Pantalla negra | Pixel Clock, DE, modo de sincronización, polaridad | Power, reset, initialization, data path, backlight |
| White screen with backlight | Valid active video and timing | Panel initialization, pinout, interface and controller support |
| Horizontal image shift | HFP, HBP, HSYNC and active width | Data mapping and cropping settings |
| Vertical image shift | VFP, VBP, VSYNC and active height | Rotation, scaling and framebuffer configuration |
| Cropped edge | Active area and total timing | Scaling, OSD or source-mode configuration |
| Repeated or wrapped region | Line or frame boundary values | Framebuffer stride and bridge configuration |
| Flicker | Clock stability, refresh rate, sync and DE | Power noise, backlight PWM, cable and signal integrity |
| Intermittent startup | Timing enable and clock startup | Power sequence, reset, firmware and temperature |
These symptoms are clues, not proof. For example, flicker can come from an unstable Pixel Clock, but it can also come from the LED driver or a poor connector. Diagnose the display as a system.
Record the LCD model and revision, driver IC when available, controller-board model, bridge IC, connector and PCB revision. Compatibility cannot be confirmed from screen size and resolution alone.
Create a table for active resolution, total resolution, porches, sync widths, refresh rate, Pixel Clock, polarity and sampling edge. Compare it with the modes that the controller or firmware can generate.
For LVDS, include mapping, channel count and bit depth. For MIPI DSI, include lane count, pixel format, video or command mode, lane-rate limits and initialization commands. For RGB, include data width and voltage.
A processor may calculate its display clock from a parent clock and integer or fractional divider. The exact requested value may not be available. Confirm the actual generated clock and ensure that the resulting frame rate remains inside the panel limits.
The board support package, device tree, bootloader or controller firmware must describe the correct mode. A hardware-capable board can still fail if the software loads a default timing for another panel.
Correct video timing cannot repair a wrong supply, reset pulse, initialization sequence or LED-driver mismatch. Keep these checks in the same validation plan, but do not confuse them with raster timing.
Test cold power-up, warm restart, signal reconnect, sleep, wake and controlled power-down. Observe whether the clock and active video start only after the panel is ready and whether the backlight exposes an invalid frame.
On accessible parallel signals, an oscilloscope can measure Pixel Clock frequency, HSYNC rate, VSYNC rate, DE width, polarity and startup order. From the measured HSYNC and VSYNC rates, engineers can check whether the actual line and frame cadence agrees with the intended mode.
Use probes and bandwidth appropriate for the signal. Poor probing can distort an edge or add enough loading to change behavior. Differential high-speed links require suitable differential measurement equipment and methods.
A logic analyzer can help with lower-speed control signals, GPIO sequencing, SPI initialization or I²C configuration. It is not automatically suitable for capturing every MIPI, LVDS or eDP physical-layer signal. Use protocol-specific equipment when the link speed and signaling method require it.
A measurement shows what the board generates, not what the panel accepts. Compare it with the approved specification.
A typical embedded display configuration can include:
Linux display drivers and device trees often store mode parameters as separate clock, active-area, margin, sync-length and polarity values. An Android-based board can use the same kernel-level configuration concepts even though the user interface runs on Android.
Firmware adaptation is therefore a real part of panel matching. It should be planned with the hardware review rather than treated as a final software setting after the board is complete.
RJY Display can review display timing as part of a project-specific LCD and controller-board configuration. Depending on the selected panel and host platform, the scope can include:
This is a compatibility process, not a universal board claim. The result depends on the exact LCD, controller hardware, firmware, operating system and application environment. An active HDMI-to-MIPI or HDMI-to-LVDS path must be designed for the selected panel; it is not a passive cable conversion.
Send the following information where available:
If the current system already works with another panel, include that panel’s datasheet and approved configuration. A side-by-side comparison often shows whether the difference lies in timing, pinout, interface mode, power or software.
LCD pixel clock connects resolution, blanking and refresh rate, but it is not the only compatibility parameter. Engineers must also preserve the required porches, sync widths, Data Enable behavior, polarity and sampling edge. The chosen interface and firmware then need to carry or generate that mode correctly.
This is why two same-resolution panels can produce different results on the same board. Treat the panel timing table as part of the hardware specification, not as an optional software detail.
For related engineering guidance, review LCD display interfaces, compare MIPI and LVDS for industrial LCDs, o lea la LVDS data-mapping guide. If you are matching a panel to a host platform, see how to match a TFT LCD with an Android board. For a project review, submit your LCD timing and controller-board information.
Pixel Clock is the rate at which pixel periods advance in a display timing stream. It includes active pixels and the pixel periods used by horizontal and vertical blanking.
Add the active width, horizontal porches and HSYNC width to obtain the horizontal total. Add the active height, vertical porches and VSYNC width to obtain the vertical total. Multiply both totals by the refresh rate. Then compare the result with the panel’s specified clock range.
No. Refresh rate is the number of complete frames per second. Pixel Clock is the number of pixel periods per second. The totals for each line and frame connect the two values.
They can use different driver ICs, blanking intervals, synchronization modes, clock ranges, signal polarities and initialization requirements. Resolution describes only the active pixel matrix.
Do not assume so. A panel can require specific front porch, sync width and back porch ranges even when the total is unchanged. Use the exact datasheet limits and validate the complete system.
The panel may fail to recognize line or frame boundaries. Possible results include a black screen, image shift, unstable display or intermittent operation. These symptoms can also have other causes.
Yes. These interfaces transport display data differently from parallel RGB, but the host, bridge and panel still need a supported native mode. Link mapping, lane configuration, throughput and firmware must also match.
No. A review also needs the LCD model, interface, pin definition, timing, driver IC when available, power, backlight, touch, firmware, operating system and application requirements.
Comparta el tamaño de su pantalla, resolución, interfaz, brillo, requisitos táctiles, requisitos de la placa controladora y el entorno de aplicación.
Continúe leyendo guías técnicas sobre pantallas y referencias de aplicaciones relacionadas.
Hable con el equipo de ingeniería de RJY para obtener asesoramiento sobre compatibilidad de pantallas, revisión de placas controladoras y discusión sobre personalización.