Due moduli TFT LCD possono avere la stessa risoluzione attiva e utilizzare la stessa famiglia di interfacce, eppure richiedere impostazioni diverse sulla scheda controller. Un pannello può funzionare correttamente mentre l'altro rimane nero, sposta l'immagine, taglia un bordo, ripete parte del frame o si avvia solo alcune volte.
L'informazione mancante è spesso il timing completo del display. Una risoluzione come 800 × 480 descrive l'area pixel visibile. Non descrive gli intervalli di blanking orizzontale e verticale, le larghezze degli impulsi di sincronizzazione, la polarità del segnale, il fronte di campionamento o il richiesto pixel clock LCD. Tali parametri indicano al pannello quando inizia e termina ogni linea attiva e ogni frame.
Questa guida spiega come il pixel clock, i porch, i segnali di sincronizzazione e il Data Enable influenzano la compatibilità TFT LCD. Fornisce inoltre un processo pratico per confrontare un pannello con una scheda controller senza considerare la risoluzione o il tipo di connettore come prova di compatibilità.
Un controller di display invia i dati immagine in una sequenza ripetuta. Trasmette una linea alla volta e combina le linee in un frame completo. L'immagine attiva occupa solo una parte di quella sequenza. Il controller produce anche intervalli che separano una linea dalla successiva e un frame dal successivo.
Per un pannello RGB parallelo, l'host può esporre questa struttura attraverso Pixel Clock, sincronizzazione orizzontale, sincronizzazione verticale e segnali Data Enable. Altre interfacce impacchettano o serializzano le informazioni in modo diverso, ma il pannello necessita comunque di una cadenza immagine valida e di una modalità nativa supportata.
L'area attiva contiene i pixel che appaiono sullo schermo. Un pannello 800 × 480 ha 800 posizioni pixel attive in ciascuna linea e 480 linee attive in ciascun frame. Questi valori sono spesso chiamati Hactive e Vactive.
La risoluzione attiva è facile da confrontare, ed è per questo che le schede prodotto la enfatizzano. Tuttavia, è solo una parte della modalità.
Ogni linea contiene anche un front porch orizzontale, un intervallo HSYNC e un back porch orizzontale. Ogni frame contiene corrispondenti intervalli verticali. Questi periodi non attivi formano le regioni di blanking orizzontale e verticale.
Il controller deve quindi generare più periodi pixel rispetto al numero di pixel visibili. La lunghezza completa della linea è il totale orizzontale. L'altezza completa del frame è il totale verticale.
Il driver del pannello deve sapere quali valori trasmessi appartengono all'immagine visibile. Necessita inoltre di un confine coerente tra linee e frame. A seconda della modalità del pannello, utilizza HSYNC, VSYNC, Data Enable o una combinazione di questi segnali.
Confini errati possono far iniziare una linea troppo presto al driver, far accettare dati inattivi come pixel o far perdere l'allineamento del frame. Un display può quindi ricevere dati di colore validi ma collocarli nella parte sbagliata dell'immagine.
| Parametro | Significato | Perché è importante |
|---|---|---|
| Hactive | Pixel visibili in ciascuna linea | Determina la larghezza dell'immagine attiva |
| HFP | Front porch orizzontale | Separa i dati attivi dall'intervallo di sincronizzazione orizzontale |
| HSYNC | Larghezza dell'impulso di sincronizzazione orizzontale | Contrassegna o supporta il confine di linea |
| HBP | Back porch orizzontale | Separa l'intervallo di sincronizzazione dalla successiva linea attiva |
| Vactive | Linee visibili in ciascun frame | Determina l'altezza dell'immagine attiva |
| VFP | Vertical front porch | Separa il frame attivo dal sync verticale |
| VSYNC | Larghezza dell'impulso di sync verticale | Contrassegna o supporta il confine del frame |
| VBP | Vertical back porch | Separa il sync verticale dal successivo frame attivo |
| DE | Data Enable | Identifica i periodi che contengono pixel attivi |
| PCLK | Pixel Clock | Controlla la velocità con cui avanzano i periodi dei pixel |
I datasheet dei pannelli non utilizzano sempre le stesse etichette. Possono descrivere i porch come margini o elencare solo il blanking totale. Seguire le definizioni riportate nel datasheet esatto del pannello.
Il pixel clock dell'LCD stabilisce la velocità dei periodi dei pixel in un flusso di temporizzazione video. Per una tipica interfaccia RGB parallela, il controller presenta i dati dei pixel e il pannello campiona tali dati sul fronte di clock specificato. Un periodo di clock normalmente avanza il trasferimento di una posizione di pixel, incluse le posizioni all'interno degli intervalli di blanking.
Il clock richiesto dipende dal totale orizzontale, dal totale verticale e dalla frequenza di aggiornamento. Non dipende dalla sola risoluzione attiva.
La frequenza di aggiornamento indica quante frame complete si verificano ogni secondo. Il pixel clock indica quanti periodi di pixel si verificano ogni secondo. Una frequenza di frame di 60 Hz non implica un pixel clock di 60 MHz. Il valore del clock dipende anche da quanti periodi totali compongono ciascuna frame.
Le relazioni fondamentali sono:
Totale orizzontale = Hactive + HFP + HSYNC + HBPQuesta formula è un utile strumento di verifica, ma il datasheet del pannello rimane la fonte autorevole. Il driver IC potrebbe accettare solo un intervallo di clock dichiarato o un insieme limitato di combinazioni di temporizzazione.
Si consideri una temporizzazione illustrativa di 800 × 480. I seguenti valori sono esempi solo per il calcolo. Non costituiscono una specifica per un prodotto RJY né una modalità universale 800 × 480.
| Articolo | Valore illustrativo |
|---|---|
| Hactive | 800 periodi di pixel |
| Blanking orizzontale combinato | 256 periodi di pixel |
| Totale orizzontale | 1.056 periodi di pixel |
| Vactive | 480 linee |
| Blanking verticale combinato | 45 linee |
| Totale verticale | 525 linee |
| Frequenza di aggiornamento | 60 frame al secondo |
Pixel Clock = 1.056 × 525 × 60Se un ingegnere calcola solo i pixel attivi, il risultato è:
800 × 480 × 60 = 23,04 MHzTale risultato omette ogni periodo di blanking. In questo esempio, sottostimerebbe il clock richiesto di oltre 10 MHz. Questa differenza spiega perché la risoluzione e la frequenza di frame da sole non possono definire la temporizzazione di un pannello.
Molti datasheet forniscono valori tipici, minimi e massimi. I valori all'interno di ciascun intervallo individuale non sempre creano una modalità combinata valida. Anche il clock totale deve rimanere all'interno del suo intervallo supportato.
Partire dalla modalità tipica raccomandata. Modificare un porch, il clock o la frequenza di aggiornamento solo quando la documentazione del pannello e il design dell'host consentono la modifica, quindi verificare il risultato sul sistema completo.
Un porch è un intervallo inattivo adiacente alla regione video attiva. I termini provengono dalla temporizzazione dei display raster, ma descrivono ancora la struttura di blanking utilizzata dalle moderne interfacce digitali dei pannelli.
Una linea contiene comunemente dati di pixel attivi, un front porch orizzontale, un impulso HSYNC e un back porch orizzontale. L'ordine esatto mostrato in un datasheet può dipendere dal punto di riferimento utilizzato nel diagramma. Ciò che conta è che l'host riproduca le dimensioni e la polarità degli intervalli richiesti.
Il front porch separa la fine dei dati attivi dall'evento di sync. Il back porch separa tale evento dall'inizio della successiva linea attiva. La larghezza dell'HSYNC definisce la durata dell'impulso di sincronizzazione quando la modalità selezionata lo utilizza.
La temporizzazione verticale segue lo stesso concetto, ma le sue unità sono linee anziché pixel clock. La sequenza comprende linee attive, un front porch verticale, un intervallo VSYNC e un back porch verticale.
Due modalità possono avere lo stesso totale orizzontale ma assegnare valori diversi a HFP, HSYNC e HBP. Non si comportano necessariamente allo stesso modo. Il pannello potrebbe utilizzare un fronte o un intervallo specifico per reimpostare un contatore di linea interno o preparare la successiva regione attiva.
Non ridistribuire i valori dei porch semplicemente per preservare il totale. Confermare i valori ammessi dalla tabella di temporizzazione del pannello. Se il datasheet elenca solo il blanking totale, richiedere la temporizzazione dettagliata o un riferimento di inizializzazione validato al fornitore del pannello.
HSYNC identifica i confini della temporizzazione orizzontale. VSYNC identifica i confini della temporizzazione verticale. Data Enable indica quando il bus dati contiene pixel di immagine attivi. Pannelli diversi utilizzano questi segnali in modalità diverse.
In una modalità basata sulla sincronizzazione, il pannello utilizza HSYNC e VSYNC per identificare la temporizzazione di linea e di frame. Il controller deve generare le larghezze di impulso, i porch e i periodi attivi che il pannello si aspetta.
In modalità SYNC-DE, il pannello riceve i segnali di sincronizzazione e il Data Enable. DE qualifica la regione attiva dell'immagine mentre HSYNC e VSYNC preservano la struttura di linea e di frame.
Alcuni pannelli supportano una modalità in cui il Data Enable definisce la regione attiva e il pannello non utilizza ingressi HSYNC e VSYNC esterni. Questo non elimina la necessità di totali e blanking corretti. La larghezza di DE, l'intervallo tra le linee attive e l'intervallo tra i frame attivi formano comunque un pattern di temporizzazione.
Un controller host può emettere diversi segnali contemporaneamente, ma ciò non dimostra che ogni pannello collegato possa utilizzare la stessa configurazione. Selezionare la modalità documentata per il pannello e collegare solo i segnali richiesti da quel design.
Frequenza e larghezza di impulso non sono sufficienti. Un pannello si aspetta anche che ogni segnale di controllo sia attivo a un livello logico definito. HSYNC, VSYNC e DE possono essere attivi alti o attivi bassi. Il pannello può campionare i dati dei pixel sul fronte di salita o di discesa del Pixel Clock.
Se l'host utilizza la polarità di sincronizzazione errata, il pannello può interpretare il tempo inattivo come impulso di sincronizzazione o non riconoscere l'evento previsto. Una polarità DE errata può contrassegnare il blanking come dati attivi e i dati attivi come blanking. Il risultato può essere uno schermo nero, un frame instabile, un'immagine spostata o un'immagine che appare solo in determinate condizioni.
Il bus dati deve rimanere stabile per un periodo specificato prima e dopo il fronte di campionamento. Questi intervalli sono i tempi di setup e hold. Percorsi PCB lunghi, level shifting inadeguato, perdite nei connettori, clock skew e impostazioni errate del fronte di uscita possono ridurre il margine disponibile.
Per design ad alta velocità, una frequenza di clock media corretta non dimostra una qualità del segnale adeguata. Gli ingegneri devono anche verificare l'integrità della forma d'onda e la temporizzazione all'ingresso del pannello.
La risoluzione definisce la matrice attiva dei pixel. Non standardizza l'elettronica attorno a quella matrice.
Due moduli possono utilizzare design diversi di timing controller o source driver. Ogni driver può avere il proprio intervallo di blanking accettato, polarità, fronte di campionamento e sequenza di inizializzazione. Un pannello di ricambio può quindi richiedere una nuova configurazione della scheda controller anche quando i pixel attivi corrispondono.
L'integrazione del gate driver, la disposizione del source driver e la generazione interna della temporizzazione possono cambiare la modalità di ingresso richiesta. Un timing controller integrato può accettare un intervallo diverso da un modulo che dipende più direttamente dalla temporizzazione esterna.
Un host può generare una modalità comune a 60 Hz, ma il datasheet del pannello può specificare un'altra frequenza tipica o un intervallo ammissibile limitato. Modificare il blanking mantenendo i 60 Hz cambia anche il Pixel Clock richiesto.
Un pannello RGB può utilizzare la modalità SYNC-DE mentre un altro utilizza la modalità solo DE. L'FPC può trasportare linee dati simili, ma il controller e la definizione dei pin necessitano comunque di un trattamento diverso.
Anche una temporizzazione del display identica non dimostra la piena compatibilità. Verificare il connettore e la definizione dei pin, i rail di alimentazione, la sequenza di reset, il circuito di backlight, l'interfaccia touch, l'orientamento dell'immagine, il supporto del driver e la compatibilità meccanica. La temporizzazione è uno strato del sistema, non un sostituto per il resto della verifica.
Il Parallel RGB rende la temporizzazione facile da osservare. Conduttori separati trasportano comunemente i dati rosso, verde e blu insieme a Pixel Clock, DE e segnali di sincronizzazione. Il display controller produce direttamente la temporizzazione raster.
Questa visibilità non rende l'interfaccia universale. Larghezza dei dati, ordinamento dei colori, tensione, polarità, fronte di campionamento e temporizzazione devono comunque corrispondere.
Un trasmettitore LVDS serializza le informazioni sui pixel e di controllo in coppie differenziali. Il ricevitore del pannello ricostruisce i dati. Il sistema necessita comunque di una modalità nativa valida, una mappatura LVDS corretta, un numero di canali adeguato, una profondità di bit supportata e una corretta relazione di clock.
Il Pixel Clock è correlato alla velocità dei pixel trasportati, ma non è lo stesso valore della velocità di bit seriale su una coppia LVDS. Il rapporto di serializzazione e l'architettura del link influenzano la velocità dati fisica.
La modalità video MIPI DSI trasporta un flusso video in pacchetti su una o più lane dati ad alta velocità. I requisiti di video attivo e blanking influenzano i dati che devono attraversare il link. Il numero di lane, il formato pixel, la modalità operativa, l'overhead e le impostazioni D-PHY determinano se l'host ha capacità sufficiente.
I familiari valori di temporizzazione RGB possono ancora apparire nella configurazione dell'host, ma il clock di lane DSI non è semplicemente uguale al Pixel Clock. Utilizzare la documentazione di SoC, bridge e pannello per calcolare e validare il link.
I pannelli in modalità comando possono ricevere aggiornamenti tramite comandi di visualizzazione e possono utilizzare memoria frame interna. Il loro comportamento di trasferimento differisce da un flusso RGB parallelo continuo. Non applicare un calcolo in modalità video senza confermare come il pannello selezionato e l'host implementano la modalità comando.
eDP trasporta dati di visualizzazione pacchettizzati standardizzati, mentre HDMI appare spesso come ingresso a una scheda controller piuttosto che come interfaccia nativa di un modulo LCD nudo. Una scheda deve comunque emettere una modalità supportata dal pannello sul lato display interno.
Una sorgente HDMI che mostra la risoluzione corretta non dimostra che una scheda HDMI-to-MIPI o HDMI-to-LVDS possa pilotare un determinato pannello. La conversione effettiva dipende dal bridge, dall'interfaccia di uscita, dalla temporizzazione del pannello, dal firmware e dalla connessione fisica.
Intervalli di blanking più ampi aumentano il totale orizzontale o verticale. Alla stessa frequenza di refresh, questo aumenta il Pixel Clock. Più periodi di pixel al secondo aumentano anche la velocità alla quale la pipeline del display deve spostare i dati.
L'impatto si estende oltre il connettore del pannello:
Una semplice stima della larghezza di banda del framebuffer spesso parte dai pixel attivi, byte per pixel e frame al secondo. La domanda reale del sistema può essere superiore a causa di layer grafici, burst di memoria, allineamento, scaling e altri accessi. I calcoli della larghezza di banda del link includono anche overhead di codifica o di pacchettizzazione specifici dell'interfaccia.
Non trattare una singola formula del Pixel Clock come un modello completo della larghezza di banda del sistema. Utilizzarla per stabilire la velocità raster, poi verificare ogni limite di controller, bridge, memoria e link fisico.
| Sintomo | Verifiche relative alla temporizzazione | Altre verifiche |
|---|---|---|
| Schermo nero | Pixel Clock, DE, modalità di sincronizzazione, polarità | Alimentazione, reset, inizializzazione, data path, retroilluminazione |
| Schermo bianco con retroilluminazione | Video attivo valido e timing | Inizializzazione del pannello, pinout, interfaccia e supporto del controller |
| Spostamento orizzontale dell'immagine | HFP, HBP, HSYNC e larghezza attiva | Impostazioni di mappatura dei dati e ritaglio |
| Spostamento verticale dell'immagine | VFP, VBP, VSYNC e altezza attiva | Rotazione, scalatura e configurazione del framebuffer |
| Bordo ritagliato | Area attiva e timing totale | Scalatura, OSD o configurazione della modalità sorgente |
| Regione ripetuta o wrappata | Valori di confine di linea o frame | Stride del framebuffer e configurazione del bridge |
| Sfarfallio | Stabilità del clock, frequenza di aggiornamento, sync e DE | Rumore di alimentazione, PWM della retroilluminazione, cavo e integrità del segnale |
| Avvio intermittente | Abilitazione del timing e avvio del clock | Sequenza di alimentazione, reset, firmware e temperatura |
Questi sintomi sono indizi, non prove. Ad esempio, lo sfarfallio può derivare da un Pixel Clock instabile, ma può anche derivare dal driver LED o da un connettore difettoso. Diagnosticare il display come un sistema.
Registrare il modello e la revisione dell'LCD, il driver IC quando disponibile, il modello della scheda controller, il bridge IC, il connettore e la revisione del PCB. La compatibilità non può essere confermata solo dalla dimensione dello schermo e dalla risoluzione.
Creare una tabella per risoluzione attiva, risoluzione totale, porch, larghezze di sync, frequenza di aggiornamento, Pixel Clock, polarità e fronte di campionamento. Confrontarla con le modalità che il controller o il firmware possono generare.
Per LVDS, includere mappatura, numero di canali e bit depth. Per MIPI DSI, includere numero di lane, formato pixel, modalità video o command, limiti di lane-rate e comandi di inizializzazione. Per RGB, includere larghezza dati e tensione.
Un processore può calcolare il proprio display clock da un clock padre e da un divisore intero o frazionario. Il valore esatto richiesto potrebbe non essere disponibile. Confermare il clock effettivamente generato e assicurarsi che la frame rate risultante rimanga entro i limiti del pannello.
Il board support package, il device tree, il bootloader o il firmware del controller devono descrivere la modalità corretta. Una scheda hardware-capable può comunque fallire se il software carica un timing predefinito per un altro pannello.
Un timing video corretto non può riparare un'alimentazione errata, un impulso di reset, una sequenza di inizializzazione o un disallineamento del LED-driver. Mantenere queste verifiche nello stesso piano di validazione, ma non confonderle con il raster timing.
Testare l'accensione a freddo, il riavvio a caldo, la riconnessione del segnale, lo sleep, il wake e lo spegnimento controllato. Osservare se il clock e il video attivo si avviano solo dopo che il pannello è pronto e se il backlight espone un frame non valido.
Su segnali paralleli accessibili, un oscilloscopio può misurare la frequenza del Pixel Clock, la rate HSYNC, la rate VSYNC, la larghezza DE, la polarità e l'ordine di avvio. Dalle rate HSYNC e VSYNC misurate, gli ingegneri possono verificare se la cadenza effettiva di linea e frame concorda con la modalità prevista.
Utilizzare sonde e larghezza di banda appropriate per il segnale. Un probing scadente può distorcere un fronte o aggiungere un carico sufficiente a modificare il comportamento. I collegamenti differenziali ad alta velocità richiedono apparecchiature e metodi di misura differenziali adeguati.
Un logic analyzer può essere d'aiuto con segnali di controllo a bassa velocità, sequenziamento GPIO, inizializzazione SPI o configurazione I²C. Non è automaticamente adatto a catturare ogni segnale fisico MIPI, LVDS o eDP. Utilizzare apparecchiature specifiche per il protocollo quando la velocità del collegamento e il metodo di signaling lo richiedono.
Una misurazione mostra ciò che la scheda genera, non ciò che il pannello accetta. Confrontarla con la specifica approvata.
Una tipica configurazione di display embedded può includere:
I driver display Linux e i device tree spesso memorizzano i parametri di modalità come valori separati di clock, area attiva, margine, lunghezza di sync e polarità. Una scheda basata su Android può utilizzare gli stessi concetti di configurazione a livello kernel anche se l'interfaccia utente gira su Android.
L'adattamento del firmware è quindi una parte reale del panel matching. Dovrebbe essere pianificato insieme alla revisione hardware anziché essere trattato come un'impostazione software finale dopo il completamento della scheda.
RJY Display può revisionare il display timing come parte di una configurazione LCD e controller-board specifica per progetto. A seconda del pannello selezionato e della piattaforma host, l'ambito può includere:
Questo è un processo di compatibilità, non un'affermazione universale sulla scheda. Il risultato dipende dall'esatto LCD, dall'hardware del controller, dal firmware, dal sistema operativo e dall'ambiente applicativo. Un percorso attivo HDMI-to-MIPI o HDMI-to-LVDS deve essere progettato per il pannello selezionato; non è una conversione passiva tramite cavo.
Inviare le seguenti informazioni, ove disponibili:
Se il sistema attuale funziona già con un altro pannello, includere il datasheet di quel pannello e la configurazione approvata. Un confronto affiancato spesso mostra se la differenza risiede in timing, pinout, modalità di interfaccia, alimentazione o software.
Il pixel clock LCD collega risoluzione, blanking e refresh rate, ma non è l'unico parametro di compatibilità. I progettisti devono anche preservare i porch richiesti, le larghezze di sync, il comportamento del Data Enable, la polarità e il fronte di campionamento. L'interfaccia e il firmware scelti devono quindi trasportare o generare correttamente tale modalità.
Questo è il motivo per cui due pannelli con la stessa risoluzione possono produrre risultati diversi sulla stessa scheda. Trattare la tabella dei timing del pannello come parte della specifica hardware, non come un dettaglio software opzionale.
Per indicazioni tecniche correlate, consultare Interfacce di visualizzazione LCD, confrontare MIPI e LVDS per LCD industriali, oppure leggere la Guida alla mappatura dei dati LVDS. Se si sta abbinando un pannello a una piattaforma host, vedere come abbinare un TFT LCD a una scheda Android. Per una revisione del progetto, inviare le informazioni sui timing LCD e sulla scheda controller.
Il Pixel Clock è la velocità con cui i periodi di pixel avanzano in un flusso di timing del display. Include i pixel attivi e i periodi di pixel utilizzati dal blanking orizzontale e verticale.
Aggiungere la larghezza attiva, i porch orizzontali e la larghezza HSYNC per ottenere il totale orizzontale. Aggiungere l'altezza attiva, i porch verticali e la larghezza VSYNC per ottenere il totale verticale. Moltiplicare entrambi i totali per il refresh rate. Confrontare quindi il risultato con l'intervallo di clock specificato dal pannello.
No. Il refresh rate è il numero di frame completi al secondo. Il Pixel Clock è il numero di periodi di pixel al secondo. I totali per ciascuna linea e ciascun frame collegano i due valori.
Possono utilizzare driver IC diversi, intervalli di blanking, modalità di sincronizzazione, intervalli di clock, polarità dei segnali e requisiti di inizializzazione diversi. La risoluzione descrive solo la matrice di pixel attivi.
Non presumerlo. Un pannello può richiedere intervalli specifici di front porch, larghezza di sync e back porch anche quando il totale rimane invariato. Utilizzare i limiti esatti del datasheet e validare il sistema completo.
Il pannello potrebbe non riconoscere i confini di linea o di frame. I risultati possibili includono schermo nero, immagine spostata, visualizzazione instabile o funzionamento intermittente. Questi sintomi possono anche avere altre cause.
Sì. Queste interfacce trasportano i dati di visualizzazione in modo diverso dal RGB parallelo, ma l'host, il bridge e il pannello necessitano comunque di una modalità nativa supportata. Anche la mappatura del link, la configurazione delle lane, il throughput e il firmware devono corrispondere.
No. Una revisione necessita anche del modello LCD, dell'interfaccia, della definizione dei pin, dei timing, del driver IC quando disponibile, dell'alimentazione, del backlight, del touch, del firmware, del sistema operativo e dei requisiti applicativi.
Condividi le dimensioni del display, la risoluzione, l'interfaccia, la luminosità, i requisiti tattili, i requisiti della scheda controller e l'ambiente applicativo.
Continua a leggere guide tecniche sui display e riferimenti applicativi correlati.
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